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Cadence Design Systems在TSMC N7工藝上提供了經過硅驗證的Cadence Ultralink D2D PHY IP。現在提供具有完整硅特性數據的工藝中的測試硅，這是超高速，高級IP的重要里程碑。需要進行廣泛的硅驗證，以確保設計余量，所有工藝角的性能，BER，插入損耗和最大傳輸速度。對于N6工藝，提供了重新表征的硅數據。
加速計算平臺中的系統進步，包括CPU，GPU和FPGA，用于AI加速的異構SoC和高速網絡/互連，都將芯片集成推向了前所未有的高度。這需要更復雜的設計，更大的芯片尺寸以及最先進的幾何結構的快速采用。為了管理先進硅的經濟性和不斷增長的單片管芯尺寸，隨著采用先進封裝的多管芯設計變得非常普遍，管芯到管芯的連接變得越來越重要。
臺積電設計基礎架構管理部高級總監Suk Lee表示：“我們很高興看到我們與Cadence的最新合作，可以跨多個TSMC高級流程交付Cadence的D2D PHY IP。“通過將Cadence的領先SerDes IP和臺積電的先進工藝技術相結合的共同努力，我們的客戶可以為新興的云計算，AI，5G和超大規模數據中心應用釋放他們的芯片創新。”
“為幫助我們共同的客戶在用于云計算應用的高級SoC設計中取得成功，我們已在多個TSMC高級流程中啟用了我們的Ultralink D2D PHY IP：首先是N7和N6，并于今年晚些時候與N5進行了快速跟進， Cadence IP集團產品營銷副總裁Rishi Chugh說。“為了滿足客戶不斷變化的需求，我們繼續投資PAM4和NRZ SerDes IP。Ultralink D2D PHY IP是一項關鍵技術，可提供高帶寬，低延遲和低功耗，同時還能實現異構設計和集成封裝解決方案的泛濫。”
