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臺積電的信心
臺積電在今年初將其2021年的資本支出預算大幅提高至250-280億美元，并將其進一步增加至約300億美元，這是其三年計劃的一部分——計劃在制造能力和研發上投入1000億美元。
臺積電今年300億美元的資本預算中，約有80％將用于擴展先進技術的產能，例如3nm，4nm / 5nm和6nm / 7nm。分析師認為，到今年年底，先進節點上的大部分資金將用于將臺積電的N5產能擴大，擴大后的產能將提到至每月110,000?120,000個晶圓啟動（WSPM）。臺積電同時表示，其資本支出的10％將用于先進的封裝和掩膜制造，而另外10％將用于特殊技術（包括成熟節點的定制版本）。
TMSC還在英特爾宣布了IDM 2.0戰略（涉及內部生產，外包和代工業務）之后，宣布了最新的CapEx計劃，并在很大程度上重申了TMSC對甚至未來的短期和長期前景的信心。
臺積電總裁兼首席執行官魏哲家在最近的一次分析師和投資者電話會議上說：“作為一家領先的純晶圓代工廠，臺積電在我們30多年的歷史中從未缺少競爭，但我們知道如何競爭”，“我們將繼續專注于提供技術領先地位，卓越的制造并贏得客戶的信任。最后一點，客戶的信任非常重要，因為我們沒有與客戶競爭的內部產品。”
N5贏得客戶
臺積電（TSMC）是第一家在2020年中期開始使用其N5（5 nm）工藝技術進行芯片大批量生產（HVM）的公司。
最初，該節點僅用于臺積電的alpha客戶-Apple和HiSilicon。在9月14日停止向后者發貨后，這使所有領先的生產能力都留給了Apple。到目前為止，越來越多的客戶已經準備好使用他們的N5設計，因此該節點的采用率正在增長。同時，臺積電表示，與幾個月前的預期相比，更多的客戶計劃使用N5系列技術（包括N5，N5P和N4）。
魏哲家說：“ N5已經進入第二年的批量生產，其產量要比我們最初的計劃要好。” 在智能手機和HPC應用的推動下，N5需求繼續強勁，我們預計N5到2021年將貢獻約20％的晶圓收入。[…]實際上，我們看到越來越多的5nm和3nm客戶參與其中[與相似階段的7 nm相比]。他們的參與度如此強烈，我們必須為此真正做好準備。”
對于TSMC，HPC應用包括許多不同類型的產品，包括AI加速器，CPU，GPU，FPGA，NPU和視頻游戲SoC等。由于它們只是合同制造商，因此臺積電沒有透露其客戶使用一個節點或另一個節點生產的產品種類（我們知道它為智能手機/平板電腦/機頂盒構建了Apple A14 SoC，為PC構建了Apple M1 SoC）。和平板電腦），但在HPC領域中采用N5的趨勢正在增長，這一事實很重要。
臺積電（TSMC）負責人表示：“在對智能手機和高性能計算應用的強勁需求的推動下，我們預計N5系列的需求將在未來幾年繼續增長。” “我們希望不僅在第一波中看到高性能計算，而且將來還會有更多需求波來支持我們領先的[N5]節點。”
臺積電的N5在領先技術的采用者中獲得市場份額并不奇怪。分析師估計，臺積電的N5晶體管密度約為每平方毫米1.7億個晶體管（MTr / mm 2），如果準確的話，它是當今可用的最密集的技術。相比之下，三星Foundry的5LPE的晶體管密度介乎125 MTR /平方毫米?130 MTR /平方毫米之間，而Intel的10納米設有一個約100 MTR /平方毫米的密度。
臺積電將在未來幾周內開始使用其N5技術的性能增強版本N5P來制造芯片，該版本有望將頻率提高多達5％或將功耗降低多達10％（以相同的復雜度）。該技術為客戶提供了無縫的遷移路徑——無需大量的工程資源投資或更長的設計周期時間，因此擁有N5設計的任何人都可以使用N5P。例如，N5的早期采用者可以將其IP重新用于其N5P芯片。
N4：明年有望實現
臺積電的N5技術系列還包括進化的N4工藝，該工藝將于今年晚些時候進入風險生產，并將于2022年投入批量生產。
與N5相比，該技術旨在提供更高的PPA（功率，性能，面積）優勢，但保持相同的設計規則，設計基礎架構，SPICE仿真程序和IP。同時，由于N4進一步擴展了EUV光刻工具的使用范圍，因此還減少了掩模數量，工藝步驟，風險和成本。
魏哲家說：“ N4將利用N5的強大基礎來進一步擴展我們的5 nm系列。” “ N4是具有兼容設計規則的N5的直接移植，同時為下一波5納米產品提供了進一步的性能，功率和密度增強。N4風險生產的目標是今年下半年，到2022年實現批量生產。”
到2022年，N4進入HVM時，臺積電將擁有大約兩年的N5經驗和三年的EUV經驗。因此，人們期望產量會很高，而性能可變性肯定會很低。
但是，即使N4有望達到最先進的水平，它也不會成為臺積電明年將提供的最先進的制造技術。
N3：2022年下半年到來
2022年，全球最大的芯片合同制造商將推出其全新的N3制造工藝，該工藝將繼續使用FinFET晶體管，但預計PPA將大幅提升。
尤其是，與目前的N5工藝相比，TSMC的N3承諾將性能提高10％– 15％（在相同的功率和復雜度下），或將功耗降低25％– 30％（在相同的性能和復雜度下）。同時，新節點還將根據結構將晶體管密度提高1.1到1.7倍（模擬為1.1倍，SRAM為1.2倍，邏輯為1.7倍）。
N3將進一步增加EUV層的數量，但將繼續使用DUV光刻技術。而且，由于該技術一直在使用FinFET，因此不需要從頭開始重新設計和開發全新IP的新一代電子設計自動化（EDA）工具，這可能會成為基于Samsung Foundry基于GAAFET / MBCFET的3GAE的競爭優勢。。
魏哲家說：“ N3將是我們N5后的又一個完整節點，它將使用FinFET晶體管結構為客戶提供最佳的技術成熟度，性能和成本。” “我們的N3技術開發進展順利，與N5和N7相比，我們繼續看到N3的HPC和智能手機應用的客戶參與度更高。”
實際上，臺積電關于增加客戶對N3的參與的說法間接反映了其對N3的高期望。
臺積電首席執行官說：“ [N3]風險生產計劃在2021年進行。” “目標是在2022年下半年實現量產。引入N3技術將成為PPA和晶體管技術中最先進的鑄造技術。[…]我們對我們的[N5]和[N3]充滿信心，他們將是臺積電的大型持久節點。”
N3之后
Gate-all-around FETs（GAAFET）仍是臺積電發展路線圖的一部分。預計該公司在其“后N3”技術（可能是N2）中使用新型晶體管。實際上，該公司處于下一代材料和晶體管結構的探路模式，這些材料和晶體管結構將在未來的許多年中使用。
該公司在最近的年度報告中說：“對于先進的CMOS邏輯，臺積電的3nm和2nm CMOS節點正在順利進行中。” “此外，臺積電加強了探索性的研發工作，重點放在2nm以外的節點以及3D晶體管，新存儲器和low-R interconnect等領域，這些領域有望為許多技術平臺奠定堅實的基礎。
值得注意的是，臺積電正在擴大Fab 12的研發運營能力，目前正在研究和開發N3，N2和更高級的節點。
